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マイクロアーキテクチャの相違点

パイプラインとクロック周波数

プロセッサのパイプラインは工場の組み立てラインに類似しています。プログラムコードを実行するため(あるいはウィジェットを構築するため)に、作業は多数の「ステージ」に分割され、それぞれのステージがジョブ全体の小さい部分を構成します。基本的な考え方は、言うまでもなく、作業を多くの段階に分割すれば、プロセッサ(あるいは工員)を常に忙しく働かせられると言うことです。これにより、ある一定の時間にプロセッサがより多くのコードを実行することが可能になります。

パイプラインのそれぞれのステージで発生させられるアクティビティの量を理解することは重要です。プロセッサはそれぞれのステージの処理を1クロックサイクルの中で完了する必要があります。1つのタスクを複数の小さいタスクに分けることによってプロセッサがタスクのサイズを小さくすると、それぞれのステージは短くなりますが、ステージの数は多くなります(図2)。このようにすると、各ステージをより短い時間で完了できるため、プロセッサがより高いクロック周波数を持つことが可能になります。これはパイプラインで行われる作業量が多いことを必ずしも意味しません。クロック周波数をより高くできることを意味するだけです。

キャッシュミスによるプロセッサ ストール

パイプラインを忙しく保つには、最初の命令がパイプラインを完全に通過する前に、プロセッサが2番目の命令を実行し始める必要があります。ここで、次のように、3つの数の合計操作を必要とする命令があると考えてください。

X = A + B + C

AとBは既にプロセッサによりそれぞれレジスタに格納されているが、Cはメモリから取得しなければならない場合にはどうなるでしょうか。この場合、「バブル」と呼ばれるパイプライン ストールが起きます。メモリからCの値を取得してくるまで、プロセッサは命令を実行できません。このバブルはパイプラインの前段階にわたって伝わり、バブルのある各ステージでアイドル状態を発生させ、そのクロックサイクルの間、実行リソースを無駄にします。

明らかに、パイプラインが長いほどこの問題は深刻になります。

ある命令が別の命令に依存していることによるプロセッサ ストールもよく発生します。プログラムにIF... THENループのような分岐がある場合、プロセッサには2つの選択肢があります。決め手となる命令が終了するまで、採用するプログラム分岐を決定しない(パイプラインはストールする)か、プログラムが採用する分岐を予測するかです。

プロセッサによるコード分岐予測が誤りだった場合は、パイプラインをフラッシュして、正しい分岐を使用してIF... THEN文からやり直す必要があります。パイプラインが長くなるほど、分岐予測の失敗によるパフォーマンスへの影響も大きくなります。たとえば、パイプラインが長くなれば、予測が外れたときに破棄するべき命令の実行も増えます。

Intelが文書で述べているように、Xeonで使われたNetBurstアーキテクチャでは、業界トップのクロックレートを可能にする、深いパイプラインが実現されています 。言い替えれば、Intelは実際のクロック速度を高くできるようにプロセッサを設計していますXeonファミリプロセッサの最新バージョンでは31段の整数パイプラインが使用されており、2つの「高速」演算装置(ALU)、1つの「低速」ALU、2つのアドレス生成ユニット(AGU)、および2つの浮動小数点実行ユニットが搭載されています(図4）。Xeonでは、長いパイプラインにより、最大3.6GHzの周波数で動作可能です。

こうした長いパイプラインの欠点を補う方法としてIntelが採用した方法の1つは、実行トレースキャッシュと呼ばれる12KBの命令キャッシュです。Intelは、この12Kキャッシュのヒット率が従来の8〜16KBの命令キャッシュに近いと報告しています¹⁰ 。このキャッシュは命令を翻訳、デコードして、トレース(ミニプログラムのようなもの)に入れます。L1キャッシュがヒットするとプロセッサはそのトレースを実行します。その特定のトレースを実行する場合に毎回命令を翻訳、デコードする必要はありません。メインのパイプラインがする作業の量をその分減少させることができます。さらに、実行トレースキャッシュにはそれ自身の分岐予測アルゴリズムがあり、翻訳されたマイクロ命令を投機的な順序で格納することができます。

高周波数でパイプラインの長いXeonプロセッサに比べ、Alpha EV68、HP-PA RISC、Itaniumといった、ハイパフォーマンスを狙って設計されたプロセッサは、パイプラインを短くし、相対的に低い周波数で動作するように設計される傾向があります。たとえばAlpha EV68/21264は7段のパイプラインを持ち、約1.25GHzで動作します。Itanium 2は8段のパイプラインを持ち、約1.6GHzで動作します。これは、長いパイプラインを持つXeonのパフォーマンスが低いということではありません。ただ、Xeonプロセッサの場合、長いパイプラインの欠点を補うために、高効率の分岐予測アルゴリズムや、大容量のTLBといったテクノロジが必要になるとは言えます。また、Xeonプロセッサは、線形計画法を使用するアプリケーションのように、実際のクロック速度が重要なアプリケーションに適していると言うこともできます。

XeonとOpteronのパイプラインの相違に関して最後に取り上げるのは電力の問題です。消費電力はプロセッサの動作周波数と直接の相関関係があり、周波数が上がれば消費電力も増加します。このため、Xeonより動作周波数が低いOpteronは消費電力が少なく、発熱量もXeonプロセッサより少なくなります。消費電力の問題は、高密度のラックを使用する大規模なデータセンターや顧客にとってだんだん深刻になってきています。

Xeonファミリプロセッサのハイパースレッディング

【Xeonファミリプロセッサのハイパースレッディング】

Intel NetBurstアーキテクチャでは、パイプラインを有効活用する方法の1つとしてハイパースレッディングが採用されています。通常、プロセッサは単一の命令ストリームからの命令だけを実行します。スレッドや命令ストリームの間でのスイッチが発生すると、プロセッサはコンテクストスイッチのオーバーヘッドペナルティを支払う必要があります。最近のプロセッサはスーパースカラーなので(並行実行ユニットとアウトオブオーダー実行を装備)、プロセッサは命令を再配列してアウトオブオーダー実行し、一部の命令を並行的に実行します(命令レベルの並行処理)。XeonとOpteronのいずれのプロセッサも、命令レベルの並行処理を使用して、クロックあたり最大3個の命令を実行します。

さらにXeonファミリプロセッサは、ハイパースレッディング テクノロジを使用して2本の別個のスレッドを並行して実行します(マルチスレッド並行処理)。Xeonファミリプロセッサは、命令ポインタ、レジスタアロケーションテーブル、およびその他のアーキテクチャ レジスタといった一部のプロセッサ コンポーネントを複製します。Intelはこれらのコンポーネントを「アーキテクチャ ステート」と呼んでいます。アーキテクチャ ステート(論理プロセッサ)は、2つの論理プロセッサが共有するプロセッサ実行リソースに対して命令をスケジューリングします。片方のスレッドストリームにバブルが検出されると、プロセッサは実行リソースをもう一方のスレッドストリームにシフトします。これによりプロセッサは、別々のスレッドから供給されるマイクロ命令を時間多重化方式で実行して、実行リソースの使用効率を可能な限り高く維持します(図6)。